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| タイトル： | 特許公報(B2)_静電容量センサ回路 |
| 出願番号： | 1998322831 |
| 年次： | 2008 |
| IPC分類： | H03K 17/955,G01N 27/22,G01V 3/08 |
特許情報キャッシュ
加藤 良智 篠原 正幸 瀬塚 武土 JP 4047466 特許公報(B2) 20071130 1998322831 19981028 静電容量センサ回路 ケイエステクノ株式会社 598078447 三浦 光康 100080838 加藤 良智 篠原 正幸 瀬塚 武土 20080213 H03K 17/955 20060101AFI20080124BHJP G01N 27/22 20060101ALI20080124BHJP G01V 3/08 20060101ALI20080124BHJP JPH03K17/955 GG01N27/22 DG01V3/08 D H03K 17/74-17/98 G01N 27/22 G01V 3/08 特開平０８−３２７３９２（ＪＰ，Ａ） 13 2000134078 20000512 15 20051020 柳下 勝幸 【０００１】【発明の属する技術分野】 本発明は、静電容量センサ回路に関する。【０００２】【従来の技術】 従来、２の検出電極の静電容量差を検出する静電容量センサ回路が日本国実用新案出願公告公報第６３−３６２４６号に開示されている。図１０に示すように、この回路は、パルス信号発生回路と、可変抵抗と、第１可変遅延回路と、第２可変遅延回路と、位相弁別手段とを備え、検出電極は、第１可変遅延回路へ、また、基準電極は、第２可変遅延回路へ接続されている。【０００３】 パルス信号発生回路から出力されたパルス信号は、可変抵抗を介して第１可変遅延回路と、第２可変遅延回路へ分枝される。両可変遅延回路は、検出領域に被検出物が存在する場合の検出電極とアース間の静電容量（以下、「検出電極静電容量」とする。）、基準電極とアース間の静電容量（以下、「基準電極静電容量」とする。）の大きさに応じ、入力されたパルス信号を遅延させ、比較手段である位相弁別手段へ各パルス信号を出力する。【０００４】 位相弁別手段は、入力された各パルス信号の位相を比較し、その位相のずれが、所定しきい値以上である場合には、検出信号を出力する。尚、検出領域内に検出物が存在しない場合の検出電極とアース間の静電容量（以下、「検出電極基礎容量」とする。）と基準電極とアース間の静電容量（以下、「基準電極基礎容量」とする。）との相違は、可変抵抗を手動で調整していた。【０００５】【発明が解決しようとする課題】 上記の静電容量センサ回路は、ノイズ等の影響により検出電極基礎容量、または、基準電極基礎容量の何れかが変動した場合、その両基礎容量の相違による遅延パルス信号の位相差が所定のしきい値以上であれば、検出領域内に被検出物が存在しない場合でも検出信号を出力する。即ち、誤動作する。【０００６】 上記の検出電極基礎容量と基準電極基礎容量の相違による上記の誤動作を防止するためは、上記のしきい値を大きく設定すれば回避できる。しかし、しきい値を大きく設定すると、所定の電荷量を有する被検出物を検出する場合、その被検出物が、検出電極により接近あるいは接触しなければ検出することができなくなる。即ち、検出感度を低下させなければならないという問題点があった。【０００７】 また、上記の静電容量センサ回路は、検出電極の領域内に、物体が接近し静止してしまうと、検出電極の電荷量は増大した状態のままであるため、他の物体が新たに検出領域内に侵入しても検出することができないという問題点があった。【０００８】 本発明は、上記の静電容量センサ回路の問題点を解決し、検出電極基礎容量と基準電極基礎容量バランスが損なわれても誤動作等が発生せず、また、安定した感度と高い検出感度を維持することができる静電容量センサ回路を提供することを目的とする。【０００９】【課題を解決するための手段】 請求項１記載の静電容量センサ回路は、パルス信号を発生するパルス信号発生回路と、該パルス信号を少なくとも２の検出電極の静電容量の変化に基づいてクロック信号、第１データ信号及び第２データ信号を形成する比較手段と、該第１データ信号のタイミングｔ２と該クロック信号のタイミングｔ１間の時間と、該クロック信号のタイミングｔ１と該第２データ信号のタイミングｔ３間の時間を制御する自動バランス調整手段と、該クロック信号と第１データ信号とを比較し、また、該クロック信号と第２データ信号を比較判断する判断手段とを有し、前記比較手段は、第１検出電極と接続されると共に前記クロック信号を形成する第１コンパレータと、第２検出電極と接続されると共に前記第１データ信号を形成する第２コンパレータと、前記第１データ信号を遅延して前記第２データ信号を形成する遅延回路とから成るというものである。【００１０】 本発明に係る静電容量センサ回路は、２の検出電極の静電容量の変化に基づきクロック信号、第１データ信号及び第２データ信号を形成し、そのタイミング間の時間を制御することにより、２の検出電極の検出感度を所定の感度に維持することができる。【００１１】 請求項２記載の静電容量センサ回路は、自動バランス手段が、第１データ信号のタイミングｔ２とクロック信号のタイミングｔ１間の時間と、クロック信号のタイミングｔ１と第２データ信号のタイミングｔ３間の時間を均等に制御するというものである。【００１２】 本発明に係る静電容量センサ回路は、２の検出電極の検出感度を略均等な感度に維持することができる。また、外部から検出電極へ侵入するノイズは、２の検出電極に略均等に影響を与えるため、このノイズの影響を効率的に排除することができる。【００１３】 請求項１記載の比較手段の具体的構成は、第１検出電極と接続されると共に前記クロック信号を形成する第１コンパレータと、第２検出電極と接続されると共に前記第１データ信号を形成する第２コンパレータと、第１データ信号を遅延して第２データ信号を形成する遅延回路とから成り、本願発明の特定要件として加味される。【００１４】 請求項３記載の静電容量センサ回路は、自動バランス調整手段が、第２コンパレータの比較電圧を可変制御するというものである。【００１５】 本発明に係る静電容量センサ回路は、自動バランス調整手段により第２コンパレータのみを制御するため、第１コンパレータを制御する必要がない。従って、回路構成を簡易にすると共に、制御を容易にし回路の作動信頼性を向上させることができる。【００１６】 請求項４記載の静電容量センサ回路は、自動バランス調整手段が、ＣＰＵにより作動するＤ／Ａ変換回路であるというものである。【００１７】 本発明に係る静電容量センサ回路は、ＣＰＵにより作動するＤ／Ａ変換回路を用いたため、自動バランス調整を精密に行うことができる。【００１８】 請求項５記載の静電容量センサ回路は、判断手段が、クロック信号と第１データ信号を比較し、また、クロック信号と第２データ信号を比較した結果、何れか一方が所定時間以上無効検出状態にあると判断した場合には、自動バランス調整手段を作動させるというものである。【００１９】 請求項６記載の静電容量センサ回路は、判断手段が、クロック信号と第１データ信号を比較し、また、クロック信号と第２データ信号を比較した結果、何れか一方が有効検出状態にあると判断した場合には、検出信号を出力するというものである。【００２０】 請求項７記載の静電容量センサ回路は、判断手段が、検出信号を出力した後、クロック信号と第１データ信号を比較し、また、クロック信号と第２データ信号を比較した結果、何れか一方が所定時間以上有効検出状態にあると判断した場合には、自動バランス調整手段を作動させるというものである。【００２１】 本発明に係る静電容量センサ回路は、検出電極の領域内に、物体が接近し静止している場合でも、自動バランス調整手段を作動させることにより、他の物体が新たに検出領域内に侵入したことを検出することができる。【００２２】 請求項８記載の静電容量センサ回路は、判断手段が、クロック信号と第１データ信号を比較する第１フリップフロップ回路と、クロック信号と第２データ信号を比較する第２フリップフロップ回路と、第１フリップフロップ回路及び第２フリップフロップ回路の出力信号を判断するＣＰＵから成るというものである。【００２３】 請求項９記載の静電容量センサ回路は、遅延回路が、第２データ信号の遅延時間を可変制御することにより、自動感度調整を行うというものである。【００２４】 請求項１０記載の静電容量センサ回路は、判断手段が、クロック信号と第１データ信号を比較し、また、クロック信号と第２データ信号を比較した結果、何れもが無効検出状態にあると判断した場合には、遅延回路を作動させ検出感度を低下させるというものである。【００２５】 請求項１１記載の静電容量センサ回路は、遅延回路が、ＣＰＵにより選択される複数の時定数を有する積分回路から成るというものである。【００２６】 請求項１２記載の静電容量センサ回路は、判断手段が、静電容量センサ回路作動直後、自動バランス調整手段を作動させるというものである。【００２７】 請求項１３記載の静電容量センサ回路は、判断手段は、静電容量センサ回路作動直後、遅延回路を作動させ、検出感度が最も高い状態に設定するというものである。【００２８】【発明の実施の形態】 本発明に係る静電容量センサ回路を図１を参照しつつ説明する。本回路は、入力端子１、２から順に、サージ保護回路１０と、比較回路２０と、波形整形回路３０と、フリップフロップ回路４０と、ＣＰＵ８０を一連に接続して成り、さらに、波形整形回路３０には遅延回路５０が、また、比較回路２０にはＤ／Ａ変換回路６０が接続されている。【００２９】 さらに、本回路は、安定化電源回路１２０、リセット回路１３０、ＬＥＤ表示回路１４０、ＣＰＵクロック１５０を備えている。尚、このリセット回路１３０は、電源投入後にＣＰＵ８０への供給電圧が所定の作動可能電圧になるまで、ＣＰＵ８０の動作を停止しリセット状態を保持するものであり、また、ＬＥＤ表示回路１４０は、ＣＰＵ８０の検出状態をモニタするためのＬＥＤ１４１、１４２、１４３、１４４を点灯するための回路である。【００３０】 入力端子１には、第１検出電極６が接続されており、この第１検出電極は、アース電極８と対向して配設されている。また、入力端子２には、第２検出電極７が接続されており、アース電極９と対向して配設されている。本実施の形態においては、この第１検出電極６とアース電極８間の基礎静電容量と、第２検出電極７とアース電極９との基礎静電容量は、同一に調整されているが、必ずしも同一である必要はない。【００３１】 入力端子１、２には、トランス５が後続しており、ノイズ除去用のローパスフィルタを構成している。さらに、このトランス５に後続するサージ保護回路１０は、サージノイズを除去するために設けられている。尚、このトランス５及びサージ保護回路１０は、必ずしも必要ではなく、適宜、ノイズ除去用の他の回路を用いることもできる。【００３２】 １／２ＤＵＴＹの２４９Ｈｚのパルス信号Ｐ１を供給するＣＰＵ８０のポート８１は、分枝された上、夫々、増幅抵抗３、４を介し、サージ保護回路１０の抵抗１１、１２の直前に接続される。尚、パルス信号Ｐ１の周波数は、上記周波数に限定されるものではない。【００３３】 増幅抵抗３と、第１検出電極６及びアース電極８との間で形成されるコンデンサとにより構成された積分回路により、パルス信号Ｐ１は、第１積分波形信号Ｐ２に変換される。この立ち上がり縁の傾斜は、増幅抵抗３と、第１検出電極６及びアース電極８との間で形成されるコンデンサとの時定数により決定される。また、増幅抵抗４と第２検出電極７及びアース電極９との間で形成されるコンデンサとにより構成された積分回路により、パルス信号Ｐ１は、第２積分波形信号Ｐ３に変換される。【００３４】 比較回路２０は、第１積分波形信号Ｐ２を遅延させた第１遅延パルス信号Ｐ４を形成する第１コンパレータ２２と、第２積分波形信号Ｐ３を遅延させた第２遅延パルス信号Ｐ５を形成する第２コンパレータ２３を備えている。この第１コンパレータ２２のプラス極２２１には、第１積分波形信号Ｐ２が入力され、マイナス極２２２には、抵抗２４により１．２５Ｖに固定された直流電圧が供給されている。尚、コンデンサ２５、２７は平滑用のデカップリングコンデンサであり、抵抗２６は分圧用の抵抗である。【００３５】 一方、第２コンパレータ２３のプラス極２３１には、第２積分波形信号Ｐ３が入力され、マイナス極２３２には、後述するＤ／Ａ変換回路６０からの可変制御された直流電圧が供給される。尚、両コンパレータ２２、２３は、オープンコレクタであるため、各出力端子２２３、２３３には、プルアップ抵抗２８、２９を介して、直流電圧が供給されている。【００３６】 波形整形回路３０は、第１ノット回路３１と、第２ノット回路３２と、第３ノット回路３３とを備えている。この第１ノット回路３１は、第１遅延パルス信号Ｐ４を位相反転すると共に、クロック信号Ｐ６へ波形整形し、また、第２ノット回路３２は、第２遅延パルス信号Ｐ５を位相反転すると共に、第１データ信号Ｐ７へ波形整形する。【００３７】 第３ノット回路３３は、第２コンパレータ２３の出力端子２３３の直後に分枝された第２遅延パルス信号Ｐ５を、後述する遅延回路５０により４段階に遅延して形成し、位相反転し、第２データ信号Ｐ８へ波形整形する。【００３８】 フリップフロップ回路４０は、遅延型のフリップフロップ回路である第１フリップフロップ回路４１及び第２フリップフロップ回路４２を備えている。第１フリップフロップ回路のデータ入力端子４１１には、第１データ信号Ｐ７を、また、クロック入力端子４１２には、クロック信号Ｐ６を入力する。第１フリップフロップ回路４１は、クロック信号Ｐ６の立ち上がり縁のタイミングにおける第１データ信号Ｐ７の信号レベルを反転した上、出力端子４１３から第１ＦＦ出力信号Ｐ９をＣＰＵ８０のポート８２へ出力する。【００３９】 第２フリップフロップ回路４２データ入力端子４２１には、第２データ信号Ｐ８を、また、クロック入力端子４２２には、クロック信号Ｐ６を入力する。第２フリップフロップ回路４２は、クロック信号Ｐ６の立ち上がり縁のタイミングにおける第２データ信号Ｐ８の信号レベルを反転せずに出力端子４２３から第２ＦＦ出力信号としてＣＰＵ８０のポート８３へ出力する。【００４０】 遅延回路５０は、抵抗５１と、コンデンサ５２、５３、５４と、ＭＯＳトランジスタ５５、５６とから構成されている。このＭＯＳトランジスタ５５、５６のゲートは、夫々、ＣＰＵ８０のポート８４、８５に接続され、ＯＮ／ＯＦＦ制御されている。【００４１】 この遅延回路５０は、ＭＯＳトランジスタ５５、５６をＯＮ／ＯＦＦ制御することにより、遅延回路５０内の積分回路の時定数を４段階に制御する。従って、分枝された上記第２遅延パルス信号の遅延時間は４段階に制御される。即ち、両ＭＯＳトランジスタ５５、５６をＯＦＦ制御すると、抵抗５１及びコンデンサ５２により積分回路が構成される。【００４２】 さらに、ＭＯＳトランジスタ５５のみをＯＮ制御すると抵抗５１及びコンデンサ５２、５３により、また、ＭＯＳトランジスタ５６のみをＯＮ制御すると抵抗５１及びコンデンサ５２、５４により、また、両ＭＯＳトランジスタ５５、５６をＯＮ制御すると抵抗５１及びコンデンサ５２、５３、５４により積分回路が構成される。【００４３】 Ｄ／Ａ変換回路６０は、ＣＰＵ８０のポート８６乃至９３に接続した抵抗６２乃至６９から構成され、各ポートから８ビットデジタル２進データ信号を直流電圧に変換する。そして、第２コンパレータ２３のマイナス極２３２に、１．０から１．５Ｖまでの直流電圧を２５６段階に可変制御し供給する。尚、本実施の形態においては、８ビットデジタル２進データを用いたが、本発明に係る回路は、当該ビット数に限定されるものではない。【００４４】 次に、図２乃至図７に示すタイミングチャートにより、本実施の形態の回路の動作を説明する。最初に、本回路の電源をＯＮにした直後の状態を図２を参照しつつ説明する。【００４５】 本回路の電源をＯＮにすると、ＣＰＵ８０のポート８１から出力されたパルス信号Ｐ１は、分枝された上、上記各積分回路により、第１積分波形信号Ｐ２及び第２積分波形信号Ｐ３に変換される。【００４６】 第１積分波形信号Ｐ２は、第１コンパレータ２２に供給されている１．２５Ｖの直流電圧のしきい値を越えたタイミングｔ１に立ち下がり縁を有する第１遅延パルス信号Ｐ４に変換される。一方、第２積分波形信号Ｐ３は、第２コンパレータ２３に供給されている可変直流電圧のしきい値を越えたタイミングｔ２に立ち下がり縁を有する第２遅延パルス信号Ｐ５に変換される。【００４７】 図２に示すタイミングチャートにおいて、第２コンパレータ２３のマイナス極２３２に供給されている可変直流電圧は、最低値の１．０Ｖであるため、第１遅延パルス信号Ｐ４のタイミングｔ１は、第２遅延パルス信号Ｐ５のタイミングｔ２よりも進んでいる。【００４８】 第１遅延パルス信号Ｐ４は、第１ノット回路３１に入力され、クロック信号Ｐ６として出力され、第１フリップフロップ回路４１及び第２フリップフロップ回路４２の各クロック入力端子４１２、４２２に供給される。【００４９】 分枝された第２遅延パルス信号Ｐ５は、第２ノット回路３２に入力され、第１データ信号として第１フリップフロップ回路４１へ入力される。また、分枝された他の第２遅延パルス信号Ｐ５は、遅延回路５０により、所定時間遅延された上、第３ノット回路３３に入力され、第２データ信号Ｐ８として第２フリップフロップ回路４２へ入力される。従って、この第２データ信号Ｐ８の立ち上がり縁のタイミングｔ３は、タイミングｔ２よりもさらに遅延するように制御されている。【００５０】 クロック信号Ｐ６の立ち上がり縁のタイミングｔ１において、第１データ信号Ｐ７は、ＬＯＷレベルであるため、反転出力される第１ＦＦ出力信号Ｐ９は、ＨＩＧＨレベル信号になる。一方、第２データ信号Ｐ８は、ＬＯＷレベルであるため、そのまま出力される第２ＦＦ出力信号Ｐ１０は、ＬＯＷレベル信号になる。【００５１】 次に、ＣＰＵ８０は、第１ＦＦ出力信号が、ＬＯＷレベルになるまで、第２コンパレータ２３のマイナス極２３２に供給されている可変直流電圧を最低値の１．０Ｖから上昇させて行く。この可変直流電圧は、上記ＣＰＵ８０のポート８６乃至９３から出力された８ビットデジタル２進コード信号が、Ｄ／Ａ変換回路６０により変換されたものであり、２５６段階の電圧値を有している。従って、この８ビットデジタル２進コード信号を＋１づつ加算して可変直流電圧を上昇させて行く。尚、必ずしも＋１づつ加算する必要はなく、所定の間隔でラフに加算又は減算を行い、後述する第１データと第２データを得ることもできる。【００５２】 可変直流電圧を上昇させ、一定値の電圧値において、第１ＦＦ出力信号がＨＩＧＨレベルからＬＯＷレベルへ変化した場合、この一定値の電圧値における８ビットデジタル２進コード信号を第１データとして、ＣＰＵ８０の内部のメモリに記憶する。【００５３】 さらに、ＣＰＵ８０は、図３に示すように、第２ＦＦ出力信号がＬＯＷレベルからＨＩＧＨレベルへ変化するまで、第２コンパレータ２３のマイナス極２３２に供給されている可変直流電圧を上昇させる。図３において、この電圧は、仮に１．４Ｖとして表示されている。そして、１．４Ｖの電圧における８ビットデジタル２進コード信号を第２データとして、ＣＰＵ８０の内部のメモリに記憶する。【００５４】 ＣＰＵ８０は、上記測定結果である第１データと第２データの中間電圧値に、第１データの一定の電圧値を加算し、バランス電圧値を算出する。そして、このバランス電圧値に相当する８ビットデジタル２進コード信号をＤ／Ａ変換回路６０へ出力する。【００５５】 上記のバランス電圧値が、仮に１．３Ｖであった場合、そのタイミングチャートは、図４のようになる。即ち、タイミングｔ２とタイミングｔ１間の時間と、タイミングｔ１とタイミングｔ３間の時間は、等しくなる。この状態に至って、本回路は、検出可能状態になる。ＣＰＵ８０は、ポート８２、８３の何れのポートもＬＯＷレベルを維持している場合には、両電極の何れの検出領域内に物体が存在しないと判断する。【００５６】 次に、第１検出電極６の検出領域内のみに物体が接近又は接触し、第１検出電極６の電荷量が増大した場合を図５を参照しつつ説明する。【００５７】 第１積分波形信号Ｐ２は、第１検出電極６とアース電極８間の静電容量が増大するため、第１積分波形信号Ｐ２の立ち下がり縁の傾斜がより小さくなる。従って、第１積分波形信号Ｐ２のタイミングｔ１は、第２データ信号Ｐ８の立ち上がり縁のタイミングｔ３よりも遅延してゆく。【００５８】 このため、クロック信号Ｐ６の立ち上がり縁ｔ１において、第２データ信号Ｐ８は、ＨＩＧＨレベルであるため、第２ＦＦ出力信号Ｐ１０は、ＬＯＷレベルからＨＩＧＨレベルへ変化する。一方、第１データ信号Ｐ７は、ＨＩＧＨレベルのままであるため、第１ＦＦ出力信号Ｐ９は、ＬＯＷレベルを維持する。【００５９】 ポート８２、８３のポートの信号レベルを監視していたＣＰＵ８０は、夫々のポートの信号レベルが、ＬＯＷレベルとＨＩＧＨレベルになると、当該状態が０．２秒以上継続したことを条件に、第１検出信号をポート９４から出力する。【００６０】 尚、上記のタイミングｔ１が、タイミングｔ３よりも遅延する場合としては、所定の電荷を有する静止物体が検出電極７の検出領域内に存在した状態で上記図４に示したバランス状態に調整し、その後、当該物体が検出電極７の検出領域内から離間し、又は、離脱した場合にも生ずる。従って、ポート８２、８３のポートの信号レベルが、ＬＯＷレベルとＨＩＧＨレベルになった場合の第１検出信号は、物体が検出電極７の検出領域内から離間し、又は、離脱した場合にも出力される。【００６１】 次に、第２検出電極７の検出領域内のみに物体が接近又は接触し、第２検出電極７の電荷量が増大した場合を図６を参照しつつ説明する。【００６２】 第２積分波形信号Ｐ３は、第２検出電極７とアース電極９間の静電容量が増大するため、第２積分波形信号Ｐ３の立ち下がり縁の傾斜がより小さくなる。従って、第２積分波形信号Ｐ３のタイミングｔ２は、第１積分波形信号Ｐ２の立ち下がり縁のタイミングｔ１よりも遅延してゆく。【００６３】 このため、クロック信号Ｐ６の立ち上がり縁ｔ１において、第１データ信号Ｐ７は、ＬＯＷレベルであるため、第１ＦＦ出力信号Ｐ９は、ＬＯＷレベルからＨＩＧＨレベルへ変化する。一方、第２データ信号Ｐ８は、ＬＯＷレベルのままであるため、第２ＦＦ出力信号Ｐ１０は、ＬＯＷレベルを維持する。【００６４】 ポート８２、８３のポートの信号レベルを監視していたＣＰＵ８０は、夫々のポートの信号レベルが、ＨＩＧＨレベルとＬＯＷレベルになると、当該状態が０．２秒以上継続したことを条件に、第２検出信号をポート９４から出力する。【００６５】 尚、上記のタイミングｔ２が、タイミングｔ１よりも遅延する場合としては、所定の電荷を有する静止物体が検出電極６の検出領域内に存在した状態で上記図４に示したバランス状態に調整し、その後、当該物体が検出電極６の検出領域内から離間し、又は、離脱した場合にも生ずる。従って、ポート８２、８３のポートの信号レベルが、ＨＩＧＨレベルとＬＯＷレベルになった場合の第２検出信号は、物体が検出電極６の検出領域内から離間し、又は、離脱した場合にも出力される。【００６６】 図８は、図５に示した第１検出電極６の検出領域内のみに物体が接近又は接触した場合のタイミングチャートのパルス信号Ｐ１と第２ＦＦ出力信号を、さらに詳細に図示したタイミングチャートを示している。【００６７】 第１検出電極６の検出領域内に物体が接近等すると、上述したように、第２ＦＦ出力信号が、安定したＬＯＷレベル（非検出信号）から安定したＨＩＧＨレベル（有効検出信号）へ変化するが、実際には、図８に示すように、この非検出信号と有効検出信号の間には、ＬＯＷレベル又はＨＩＧＨレベルを交互に繰り返す無効検出信号が短時間出力される。【００６８】 この無効検出信号は、タイミングｔ１と第２データ信号の立ち上がり縁のタイミングｔ３が略一致している場合に生じ、タイミングｔ１がタイミングｔ３よりも完全に遅延すると有効検出信号が形成されるのである。【００６９】 この無効検出信号は、自動バランス調整後の時間の経過に伴い検出電極周囲の温度や湿度等が変化することによっても生じる。即ち、一方の検出電極の電荷量が、他方の検出電極の電荷量よりも徐々に増大し、あるいは、減少することにより、上記のバランス電圧値において、タイミングｔ２とタイミングｔ１間の時間と、タイミングｔ１とタイミングｔ３間の時間が相違し、無効検出信号が形成される。【００７０】 しかし、上記検出電極の電荷量の変化は、温度等の変化に伴って生じるため、時間の経過と共に徐々に変化していく。従って、温度等の変化により生ずる無効検出信号の持続時間は、検出領域内の物体の接近や接触により生ずる電荷量の変化に比べて極めて長くなる。後述するように、この無効検出信号が出力されている時間が所定時間（２秒間）よりも長い場合、ＣＰＵ８０により上記の自動バランス調整が実行される。【００７１】 次に、自動感度調整について説明する。検出電極を通じて外部ノイズが侵入した場合、または、電源部等から回路へノイズが侵入した場合には、タイミングｔ１、ｔ２、ｔ３に揺らぎ（ジッタ）を生じ、第１ＦＦ出力信号Ｐ９及び第２ＦＦ出力信号Ｐ１０の何れもが上記の無効検出信号となり、チャタリングを生じる。【００７２】 このチャタリングは、タイミングｔ２とタイミングｔ１間の時間、及び、タイミングｔ１とタイミングｔ３間の時間が短い場合、即ち、検出感度が高い状態では、比較的弱いノイズによって惹起される。【００７３】 自動感度調整は、この各タイミング間の時間を調整することにより、ノイズの影響を排除する。図７は、図４に示す最も感度の高い状態から、遅延回路５０により１段階検出感度を下げた状態のタイミングチャートを示している。図４のタイミングｔ２とタイミングｔ１間の時間、及び、タイミングｔ１とタイミングｔ３間の時間よりも、図７のタイミングｔ２とタイミングｔ１間の時間、及び、タイミングｔ１とタイミングｔ３間の時間の方か長くなっている。【００７４】 具体的には、第１ＦＦ出力信号Ｐ９及び第２ＦＦ出力信号Ｐ１０の何れもが、上記の無効検出信号となった場合には、ＣＰＵ８０は、ノイズにより正確な検出が不可能であると判断し、自動感度調整を実行する。即ち、遅延回路５０を制御することにより、タイミングｔ２とタイミングｔ１間の時間、及び、タイミングｔ１とタイミングｔ３間の時間を段階的（４段階）に長くしてゆき、チャタリングが生じなくなった段階で自動感度調整を停止する。この自動感度調整により、検出感度の低下を必要最小限に抑えることができる。【００７５】 次に、本実施の形態のＣＰＵ８０のフロチャートを図９を参照しつつ各ステップ毎に説明する。本回路の電源を投入し（Ｓ１）、ポート８４、８５から自動感度調整を行う遅延回路５０へ直流電流を出力しないことにより、検出感度が最も高い状態に設定される（Ｓ２）。【００７６】 ＣＰＵ８０は、ポート８６乃至９３の各ポートから８ビットデジタル２進データ信号を出力し、上記の自動バランス調整を実行する（Ｓ３）。自動バランス調整終了後、ポート８２の第１ＦＦ出力信号Ｐ９が、ＨＩＧＨレベルであるか、および／または、ポート８３の第２ＦＦ出力信号Ｐ１０がＨＩＧＨレベルであるかを判定する。【００７７】 上記のＨＩＧＨレベル信号が、有効検出信号であると判断されると（Ｓ６）、その有効検出信号の継続時間が０．２秒以上であるかが判断される（Ｓ７）。有効検出信号の継続時間が０．２秒以上である場合には、第１検出信号又は第２検出信号がポート９４から１秒間出力される（Ｓ７）。０．２秒未満である場合には、Ｓ４へ復帰する。【００７８】 有効検出信号の継続時間が、さらに持続し、１０秒以上になった場合には、自動バランス調整を実行する（Ｓ９）。例えば、何れかの検出電極の検出領域内に、物体が１０秒以上静止している場合、再度自動バランス調整を行うことにより、同検出電極の電荷量の増大の影響を排除することができる。従って、同検出電極と他の検出電極の静電容量のバランスが復元される。故に、この自動バランス調整の実行後はＳ４に復帰し、この静止物体が存在した状態において、他の物体が検出領域内に新たに浸入した場合でも、この他の物体を検出することができる。【００７９】 上記Ｓ５において、ＨＩＧＨレベル信号が、無効検出信号であると判断されると、次に、その無効検出信号が、両ポート８２、８３の何れにも発生しているかが判断される（Ｓ１０）。両ポート８２、８３の何れにも無効検出信号が生じている場合には、自動感度調整を実行し、４段階の感度レベルを１段階下げ（Ｓ１１）、Ｓ４へ復帰する。【００８０】 ポート８２、８３の何れか一方のポートに無効検出信号が生じている場合には、その無効検出信号の継続時間が２秒以上であるかを判断する（Ｓ１２）。２秒以上である場合には、自動バランス調整を実行し（Ｓ１３）た後、Ｓ４へ復帰する。また、２秒未満である場合には、自動バランス調整を実行する必要がないものと判断し、自動バランス調整を実行せず、Ｓ４へ復帰する。【図面の簡単な説明】【図１】 本発明に係る実施の形態の静電容量センサ回路の回路図である。【図２】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、回路の作動直後の状態を示す。【図３】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、自動バランス調整中の作動状態を示す。【図４】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、自動バランス調整の完了状態を示す。【図５】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、第１検出電極の電荷量が増大した状態を示す。【図６】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、第２検出電極の電荷量が増大した状態を示す。【図７】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、自動感度調整により、検出感度を低下させた状態を示す。【図８】 図１の静電容量センサ回路の動作を示すタイミングチャートであり、第１ＦＦ出力信号の無効検出信号と有効検出信号を示している。【図９】 図１の静電容量センサ回路のＣＰＵ８０の動作を示すフロチャートである。【図１０】 従来の静電容量センサ回路のブロック図である。【符号の説明】１、２ 入力端子３、４ 増幅抵抗５ トランス６ 第１検出電極７ 第２検出電極８、９ アース電極１０ サージ保護回路１１、１２ 抵抗１３、１４ ＥＳＤ２０ 比較回路２２ 第１コンパレータ２３ 第２コンパレータ３０ 波形整形回路３１ 第１ノット回路３２ 第２ノット回路３３ 第３ノット回路４０ フリップフロップ回路４１ 第１フリップフロップ回路４２ 第２フリップフロップ回路５０ 自動感度調整回路６０ Ｄ／Ａ変換回路８０ ＣＰＵ１２０ 安定化電源回路１３０ リセット回路１４０ ＬＥＤ表示回路１５０ ＣＰＵクロック パルス信号を発生するパルス信号発生回路と、該パルス信号を少なくとも２の検出電極の静電容量の変化に基づいてクロック信号、第１データ信号及び第２データ信号を形成する比較手段と、該第１データ信号のタイミングｔ２と該クロック信号のタイミングｔ１間の時間と、該クロック信号のタイミングｔ１と該第２データ信号のタイミングｔ３間の時間を制御する自動バランス調整手段と、該クロック信号と第１データ信号とを比較し、また、該クロック信号と第２データ信号を比較判断する判断手段とを有し、前記比較手段は、第１検出電極と接続されると共に前記クロック信号を形成する第１コンパレータと、第２検出電極と接続されると共に前記第１データ信号を形成する第２コンパレータと、前記第１データ信号を遅延して前記第２データ信号を形成する遅延回路とから成ることを特徴とする静電容量センサ回路。 前記自動バランス手段は、前記第１データ信号のタイミングｔ２と前記クロック信号のタイミングｔ１間の時間と、前記クロック信号のタイミングｔ１と前記第２データ信号のタイミングｔ３間の時間を均等に制御する請求項１記載の静電容量センサ回路。 前記自動バランス調整手段は、前記第２コンパレータの比較電圧を可変制御する請求項１記載の静電容量センサ回路。 前記自動バランス調整手段は、ＣＰＵにより作動するＤ／Ａ変換回路である請求項１に記載の静電容量センサ回路。 前記判断手段は、前記クロック信号と前記第１データ信号を比較し、また、前記クロック信号と前記第２データ信号を比較した結果、何れか一方が所定時間以上無効検出状態にあると判断した場合には、自動バランス調整手段を作動させる請求項１記載の静電容量センサ回路。 前記判断手段は、前記クロック信号と前記第１データ信号を比較し、また、前記クロック信号と前記第２データ信号を比較した結果、何れか一方が有効検出状態にあると判断した場合には、検出信号を出力する請求項１記載の静電容量センサ回路。 前記判断手段は、検出信号を出力した後、前記クロック信号と前記第１データ信号を比較し、また、前記クロック信号と前記第２データ信号を比較した結果、何れか一方が所定時間以上有効検出状態にあると判断した場合には、自動バランス調整手段を作動させる請求項１記載の静電容量センサ回路。 前記判断手段は、前記クロック信号と前記第１データ信号を比較する第１フリップフロップ回路と、前記クロック信号と前記第２データ信号を比較する第２フリップフロップ回路と、該第１フリップフロップ回路及び該第２フリップフロップ回路の出力信号を判断するＣＰＵから成る請求項１記載の静電容量センサ回路。 前記遅延回路は、前記第２データ信号の遅延時間を可変制御することにより、自動感度調整を行う請求項１記載の静電容量センサ回路。 前記判断手段は、前記クロック信号と前記第１データ信号を比較し、また、前記クロック信号と前記第２データ信号を比較した結果、何れもが無効検出状態にあると判断した場合には、前記遅延回路を作動させ検出感度を低下させる請求項１記載の静電容量センサ回路。 前記遅延回路は、ＣＰＵにより選択される複数の時定数を有する積分回路から成る請求項１記載の静電容量センサ回路。 前記判断手段は、静電容量センサ回路作動直後、前記自動バランス調整手段を作動させる請求項１記載の静電容量センサ回路。 前記判断手段は、静電容量センサ回路作動直後、前記遅延回路を作動させ、検出感度が最も高い状態に設定する請求項１記載の静電容量センサ回路。